SerDes技术中高速串行信号采样原理与实现

作者： 胡封林 ; 刘宗林 ; 陈海燕 ; 陈吉华

摘要： 在接收端对高速信号的采样处理是SerDes技术中的核心技术之一.基于采样原理,提出并构建数字采样模型,并给出了解决此类问题的一般方法.作为一个应用实例,采用8相,且每相邻两相相差45度的采样时钟,对12.5Gb/s的8B/10B编码的高速串行数据进行采样处理.硬件上,高速串行信号采样电路采用了5级锁存栈,其中两级钟控敏感放大器(CSA)级联,一级CTOL数据双端转单端锁存器,一级CMOS同步D型锁存器进行相位调整,一级CMOS同步D型锁存器.5级锁存栈较好地实现了对高速串行信号的采样,经模拟验证,电路正确地采样了输入信号,其结果无漏无重,完全正确.

关键字： SerDes技术 采样 CDR CMOS 高速串行信号

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