基于Verilog的CAN总线协议验证模型库的建立

作者： 吕易俗 ; 田文杰 ; 李翔宇 ; 殷树娟 ; 包舒 ; 孙少东

摘要： 随着集成电路芯片设计难度的提高,对芯片设计的验证也变得越来越复杂.能够高效全面的验证,同时缩短整个开发周期,降低设计成本是验证工作者面对的重要问题.对此基于Verilog HDL设计了CAN总线节点的RTL验证模型,并依据建立验证模型的需求,增加了错误注入功能及用户接口,从而简化测试平台开发的复杂度,最终完成对被测目标中CAN模块的协议完整性的测试.通过对典型操作实例的分析,验证了该方法的有效性.

关键字： 验证 验证模型 CAN总线 Verilog

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